本申请提供一种用于生成时钟信号的装置、方法及存储介质，采用了UVM验证平台中的与一组硬件接口对应的独立验证组件UVC，测试序列模块由sequence实现，用于将时钟数据包类进行实例化，得到时钟数据包并发送给时钟序列发生器；时钟数据包类中定义了时钟的抖动值和时钟周期。时钟序列发生器由sequencer实现，用于将时钟数据包转发给时钟驱动器。时钟驱动器由driver实现，用于对时钟数据包进行测试系统的硬件接口类的实例化，得到用于测试系统的时钟输入的时钟信号。因此，将具有抖动的时钟信号输入被测设备的CLK硬件接口，通过测试系统对真实的使用场景进行模拟，使测试系统能够检测到由抖动引起的某些误差。