一种用于在公共参考时钟(Clk)的有效边沿上同步多个数字/模转换器(DAC)的输出端处的模拟数据(Data_ana1、Data_ana2)的方法，所述转换器包括至少一个转换核(C1、C2)，该方法包括以下步骤：a)向至少一个转换器提供外部同步信号(SYNC_ext)，并向所述多个转换器提供所述公共参考时钟的信号；b)在每个转换器内，产生内部同步信号(SYNC_int)，从而使所有所述内部同步信号在所述公共参考时钟的有效边沿上对齐；c)对于每个转换器，产生开始信号(START1、START2)，该开始信号代表开始发送数字数据，并计数时钟行程数直到产生内部同步信号；d)对每个转换器核施加延迟Ri(R1、R2)，该延迟等于所述步骤c)中计数的最高数量与计数的所述核的数量之差。本发明还涉及一种用于实施此方法的装置。